Paprasto serijinio UART siųstuvo kūrimas Verilog HDL

Universalus asinchroninis imtuvas‑transmiteris (UART) dažnai atrodo sudėtingas. Šiame straipsnyje pateikiama paprasta teorija ir Verilog HDL kodas, kaip sukurti bazinį UART siųstuvą.

Kaip veikia siųstuvai

Pagrindinis principas – kelis duomenų bitus perkelti per vieną liniją. Kadangi duomenys iš pradžių yra lygiagrečiai, naudojame serijinę komunikaciją, kuri priimančiojo pusėje vėl konvertuojama į lygiagrečią.

Reikalingi komponentai

1. Laikrodžio daliklis (skaitiklis) – leidžia siųsti duomenis pasirinktu greičiu (baud rate). Gaviklis imituoja ir skaito bitus po bitų.
2. Poslinkio registras – talpina starto bitą, duomenų bitus, (pasirinktine) pariteto bitą ir stop bitą.
3. Būsenų diagrama – prieš rašant kodą svarbu suplanuoti būsenas. Paprastam siųstuvui pakanka dviejų būsenų: IDLE ir TRANSMITTING.

Skaitiklio apskaičiavimas

Skaitiklio reikšmė apskaičiuojama pagal formulę:

counter = FPGA laikrodžio dažnis / baud rate

Pavyzdžiui, naudojant 9600 baud ir 50 MHz FPGA laikrodį, gaunamas skaitiklis 5208.

Poslinkio registro struktūra

Mano pavyzdyje naudojamas 11‑bitų rėžimas: starto bitas, 8 duomenų bitai, pariteto bitas (nebūtinai) ir stopas.

Visas transmiuterio modulis

Su šiais komponentais sukuriamas vienas Verilog modulis, kuris gali bendrauti su kitu FPGA, Windows HyperTerminal ar bet kuriuo kitu serijiniu įrenginiu. Modulis lengvai plečiamas papildomoms funkcijoms.

Testavimas

Prieš įkeliant į FPGA, sukuriamas testinis „test fixture“, kuriame tikrinami visi scenarijai ir simuliuojamas veikimas.

Patarimai

Siųstuvui ir imtuvui būtina sutarti dėl naudojamo baud rate.